La Base della Gerarchia

La gerarchia della memoria si basa sul compromesso tra RAM statica (SRAM) e RAM dinamica (DRAM). La SRAM utilizza una cella di memoria bistabile a 6 transistori cella di memoria bistabile. Immagina un pendolo invertito: è stabile in due posizioni ma metastabile nel mezzo. Questa bistabilità la rende veloce, costosa e poco sensibile alle perturbazioni. Al contrario, la DRAM memorizza i bit come carica in un piccolo condensatore (circa 30 × 10⁻¹⁵ farad). A causa della perdita di carica, la DRAM è più lenta e richiede un aggiornamento continuo.

Organizzazione DRAM e Transazioni sulla Bus

Per minimizzare il numero di pin, i bit della DRAM sono suddivisi in $d$ supercelle in una griglia $r \times c$ dove $rc=d$. L'accesso ai dati richiede un processo a due fasi: il Controller di Memoria invia un RAS (Impulso di Accesso alla Riga), spostando una riga nel buffer di riga, seguito da un CAS (Impulso di Accesso alla Colonna). Questo spiega perché sumarraycols è intrinsecamente più lento: manca ripetutamente il buffer di riga.

Movimento dei Dati

I dati viaggiano tramite transazioni sulla bus attraverso la Bus Sistema e Bus Memoria, collegata dal ponte I/O. Un movq A, %rax istruzione (transazione di lettura) attiva il ponte per tradurre la richiesta della CPU nei segnali della griglia DRAM.